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水野智久

  1. 生年月日

1955年5月12日　岐阜県恵那市に生まれる．

  1. 学歴

1979年 3月　吊古屋大学理学部物理学科卒業
1981年 3月　吊古屋大学大学院理学研究科宇宙理学専攻博士課程前期修了（赤外線天文学）
1982年10月　吊古屋大学大学院理学研究科宇宙理学専攻博士課程後期中退（赤外線天文学）
1991年 6月　工学博士（吊古屋大学大学院工学研究科）　
　　　　　　　"微細MOSFET構造の高性能化およびその物理現象の研究"

  1. 職歴

1982年11月　東芝半導体技術研究所入社，一貫してDRAM,及び微細CMOSの研究開発に従事．
　　　　　　　　総合研究所研究員，研究開発センター先端半導体研究所主任研究員等を経る．
2004年 3月　東芝定年退職
2004年 4月　神奈川大学理学部教授．現在に至る．
1999年 4月　放送大学非常勤講師．現在に至る．
2001年 8月　半導体MIRAIプロジェクト研究員兼務，現在に至る．
2004年 4月　産業技術総合研究所客員研究員，現在に至る．

  1. 所属学会

1983年　日本応用物理学会
1986年　IEEE
1987年　日本物理学会
2004年　アメリカ物理学会

登録特許

  1. 米国特許
    1. No.5119152,"MOS Semiconductor Device Having LDD Structure",1992年6月2日　　(T.Mizuno)
    2. No.5185646,"Semiconductor Device with Improved Current Drivability",1993年2月9日( T.Mizuno)
    3. No.5216271,"BICMOS Device with Low Bandgap CMOS Contact Region and Low Bandgap Bipolar Base Region",1993年6月1日(S.Takagi,T.Mizuno)
    4. No.5302844,"Semiconductor Device and Method for Manufacturing the Same",1994年4月12日 (T.Mizuno ,S.Sawada)
    5. No.5302845,"Transistor with an Offset Gate Structure",1994年4月12日 (J.Kumagai, T.Mizuno)
    6. No.5430313,"Transistor with an Offset Gate Structure",1995年7月4日 (J.Kumagai,T.Mizuno)
    7. No.56996401,"Semiconductor Device and Method for Fabricating The Same",1997年12月9日 (T.Mizuno)
    8. No.5698883,"MOS Field Effect Transistor and Method for Manufacturing The Same",1997年12月1日 (T.Mizuno)
    9. No.5734181, "Semiconductor Device and Manufacturing Method Therefore", 1998年３月３１日 （R.Ohba, T.Mizuno, M.Yoshimi, K.Ohuchi）
    10. No.5844278, "Semiconductor Device Having a Projecting Element Region", 1998年12月1日 （ T.Mizuno, Y.Ushiku, M.Yoshimi, M.Terauchi, and S.Kawanaka ）
    11. No.6326667B1, "Semiconductor Devices and Methods for Producing Semiconductor Devices", 2001年12月4日 （N. Sugiyama, T. Mizuno, S. Takagi, A. Kurobe）
    12. No.6509587, "半導体装置及びその製造方法", 2003年1月21日 （ N. Sugiyama T. Mizuno, S. Takagi, T.Tezuka）
    13. No.6583437, "半導体装置及びその製造方法", 2003年6月24日 （T. Mizuno, N. Sugiyama, S. Takagi）
  2. 日本特許
    1. 第１７３８５７６号，"半導体装置及びその製造方法"，平成５年２月２６日　（水野智久，沢田静雄）
    2. 第１８５２１４３号，"半導体装置"，平成６年６月２１日　（水野智久）
    3. 第１８６３９３７号，"半導体装置及びその製造方法"，平成６年８月８日　（水野智久）
    4. 第１８９８５４０号，"半導体装置"，平成７年１月２３日　（水野智久）
    5. 第１９９５８０４号，"ＭＯＳ型半導体装置及び製造方法"，平成７年２月１５日 （水野智久）
    6. 第１９６７６０７号，"半導体装置の製造方法"，平成７年９月１８日 （水野智久，沢田静雄）
    7. 第２０４１７８６号，"半導体装置の製造方法"，平成８年４月９日　（水野智久，沢田静雄）
    8. 第２０７９０００４号，"半導体装置"，平成８年８月９日　（水野智久）
    9. 第２０８００５４号，"絶縁ゲート型電界効果トランジスタおよびその製造方法"，平成８年８月９日　（水野智久，沢田静雄）
    10. 第２０８５４６３号，"半導体装置およびその製造方法"，平成８年８月２３日 （水野智久）
    11. 第２１１０７２０号，"オフセットゲート構造トランジスタおよびその製造方法 "，平成８年１１月２１日 （熊谷淳平，水野智久）
    12. 第２１２２５３０号，"半導体装置およびその製造方法 "，平成８年１２月２０日 （水野智久）
    13. 第２９３１６１２号，"半導体記憶装置"，平成１１年５月２１日　（石内秀美,　水野智久，田中絹代）
    14. 第３０１７８３８号，"半導体装置およびその製造方法 "，平成１１年１２月２４日 （水野智久,　澤田静雄）
    15. 第３０６１４０６号，"半導体装置"，平成１２年４月２８日 （高木信一，水野智久）

　

    1. 第３０９５４５０号，"ダイナミック型半導体記憶装置およびその製造方法"，平成１２年８月４日 （松沢一也，水野智久）
    2. 第３１００６６３号，"半導体装置及びその製造方法"，平成１２年８月１８日 （水野智久,浅尾吉昭）．
    3. 第３１９４８０５号，"半導体装置"，平成１３年６月１日　（水野智久）
    4. 第３３０５１９７号，"半導体記憶装置"，平成１４年５月１０日 （大場竜二，吉見信，水野智久，大内和也）
    5. 第３３７２１１０号，"半導体装置"，平成１４年１１月１２日　（古賀淳二,水野智久）
    6. 第３３７８４１４号，"半導体装置"，平成１４年１２月６日　（牛久幸広,　水野智久,吉見信,寺内衛,川中繁）
    7. 第３４２０１６８号，"電界効果トランジスタ及びこれを用いた集積化論理回路"，平成１５年４月１８日 （手塚勉,水野智久,高木信一,杉山直治,臼田宏治,畠山哲夫）
  1. 韓国特許
    1. 特許第６９５０７号，１９９４年１月６日　(T.Mizuno,S.Sawada)
    2. 特許第７７９４４号，１９９４年１０月７日　(T.Mizuno)
    3. 特許第７７９６６号，１９９４年１０月７日　(T.Mizuno)
    4. 特許第９２４５３号，１９９５年１２月４日　(J.Kumagai,T.Mizuno)
    5. 特許第９５７９４号，１９９６年４月４日　(T.Mizuno)
    6. 特許第１００９９８号，１９９６年６月２１日　(T.Mizuno, S.Sugiura, Y.Asao)
    7. 特許第１０８３０３号，１９９６年１１月２７日　(T.Mizuno, Y.Asao)
    8. 特許第１２５０９２号，１９９７年１０月２日　(T.Mizuno)
    9. 特許第１７０４６８号，１９９８年１０月１５日　(M.Yoshimi, K.Ushiku, T.Mizuno, M.Terauchi, S.Kawanaka)
    10. 特許第３９２１６６号，２００３年７月８日　(T.Mizuno,N.Sugiyama,T.Takagi)
  2. ヨーロッパ特許
    1. Ｎｏ．０４２２２９０１Ｂ１，１９９５年９月１３日　(T.Mizuno)
    2. Ｎｏ．６９０２２３４６．３，１９９５年９月１３日　(T.Mizuno)
    3. Ｎｏ．０４３９１６５，１９９６年７月１０日　(T.Mizuno)
    4. Ｎｏ．６９１２０６８９．９，１９９６年７月１０日　(T.Mizuno)
    5. Ｎｏ．０４３９１６４，１９９６年７月１７日　(T.Mizuno)
    6. Ｎｏ．６９１２０８３６．０，１９９６年７月１７日　(T.Mizuno)
    7. Ｎｏ．ＥＰ０４３９１６５Ｂ１，１９９６年１０月７日　(T.Mizuno)
  3. 台湾特許
    1. 証書番号120950，2001年2月14日（大場竜二，水野智久，吉見信，大内和也）

受賞暦

    1. 東芝社長表彰: 昭和61年
      　　 （1MビットCMOS-DRAM開発）
      　　1MビットCMOS-DRAM開発チーム
    2. 日経ＢＰ技術賞電子部門賞受賞: 平成3年4月
      　　 （新構造素子SJETの開発）
      　　水野　智久，各務　正一ら
    3. 東芝研究開発センター優良賞: 平成12年4月
      　　（ひずみSOI素子実証に対して）　　
    4. 平成14年度MIRAIプロジェクト最優秀賞受賞:平成15年4月
      　　（ひずみSOI素子のCMOS回路実証）
      　　水野　智久，杉山　直治，沼田　敏典，手塚　勉
    5. IEEE-ISSCC Takuo Sugano Award: 2004/02
      　　(Strained SOI Technology for High-perfomance,Low-power CMOS Applications)
      　　高木　信一，水野　智久，手塚　勉，杉山　直治，沼田　敏典，臼田　宏治，森山　佳彦，中払　周，古賀　淳二，前田　辰郎，平下　紀夫
    6. 平成15年度MIRAIプロジェクト優秀賞受賞: 平成16年3月
      　　（ひずみSOI素子の移動度決定機構及び温度依存性の解明）
      　　前田　辰郎，水野　智久，沼田　敏典
    7. IEEE Electron Devices Society George Smith Award: 2004/12
      　　（(110) Strained-SOI n-MOSFETs With Higher Electron Mobility）
      　　水野　智久，杉山　直治，手塚　勉，高木　信一
    8. SSDM Award: 2014/9 (0.1mm CMOS Devices at Room Temperature)

　鳥海　明，水野智久，岩瀬政雄，高橋稔，新山広美，福元正人，稲葉聡，森一朗，吉見信　

和論文一覧

1.      岩瀬政雄，水野智久，高橋稔，新山広美，福元正人，石田勝広，稲葉聡，滝上祐二，
三田淳夫，鳥海明，吉見信
　　"室温動作０．１μｍＣＭＯＳの試作及び評価"
　　信学技報（電子情報通信学会），ＳＤＭ９２＊１７０，ｐ．１５ （１９９２）

2.      稲葉聡，水野智久，岩瀬政雄，高橋稔，新山広美，間博顕，吉見信，鳥海明
　　"０．１μｍＣＭＯＳの室温動作実証と性能解析"
　　電子デバイス研究会（電気学会），ＥＤＤ＊９３ー１４，ｐ．１ （１９９３）

3.      水野智久，各務正一
　　"ウェル工程を改良しただけで低電力化と高速化を両立できるＳＪＥＴ"
　　低電力ＬＳＩの技術白書（日経マイクロデバイス別冊），日経ＢＰ社，ｐ．２２３ （１９９４）

4.      水野智久
　　"０．２mｍ素子のゆらぎ問題を回避，低電圧化のメリットを享受"
　　低電力ＬＳＩの技術白書（日経マイクロデバイス別冊），日経ＢＰ社，ｐ．２２８ （１９９４）

5.      水野智久
　　"微細ＭＯＳトランジスタ特性揺らぎの問題"
　　電子情報通信学会誌，ｖｏｌ．７９，ｐ．６０７（１９９６）

6.      水野智久，大場竜二
　　"ＭＯＳ構造素子におけるキャリア速度オーバーシュートの限界"
　　信学技報（電子情報通信学会）ｖｏｌ．９６，ｎｏ．５７０，ｐ．４５ （１９９７）

7.      水野智久，大場竜二
　　"サブ０．１mｍＭＯＳ構造素子における問題点と素子設計法
　　　ーキャリア速度オーバーシュートと特性ゆらぎをもとにー"
　　電子情報通信学会論文誌 Ｃ―ＩＩ，ｖｏｌ． Ｊ８１＊Ｃ＊ＩＩ，ｐ．３２０ （１９９８）

8.      水野智久
　　"招待講演:ひずみＳｉチャネルを有する高性能ＳＯＩ＊ＭＯＳＦＥＴｓ"
　　ＳＥＭＩテクノロジーシンポジウム2000講演予稿集,　p.８＊５４（２０００）

9.      水野智久,　杉山直治，高木信一
　　"ひずみの導入により高移動度化した新構造SOI-MOSFET"
　　東芝レビュー，Vol.５６，５８　（２００１）

10.   高木信一,　 水野智久,　杉山直治,　手塚勉,　畠山哲夫,　黒部篤
　　"招待講演:ひずみSOI MOSFETの素子構造と電気的特性"
　　信学技報（電子情報通信学会）, Vol．100，p．31　(2001)

11.   水野智久, 杉山直治,　手塚勉,　 高木信一
　　" 招待講演:　SOI構造におけるひずみSiチャネル層の形成と超高速MOSFETへの応用"
　　電気学会　電子・情報・システム部門大会　講演論文集Ⅱ,　p.325　(2001)

12.   高木信一,　水野智久,　杉山直治,　手塚勉,　沼田敏典,　臼田宏治,　古賀淳二,　守山佳彦
　　"微細CMOSスケーリングにおけるチャネル高移動度化の重要性
　　　―Si/SiGe系ヘテロ構造における高移動度MOSFET"
　　信学技報（電子情報通信学会）, Vol．166，p．77　(2002)

13.   水野智久,　杉山直治,　手塚勉,　沼田敏典,　高木信一
　　"招待講演:　高性能ひずみSOI-CMOS素子"
　　応用物理学会分科会シリコンテクノロジーNo.43,　p.37　(2002)

14.   水野智久,　杉山直治,　手塚勉,　沼田敏典,　前田辰郎，高木信一
　　"招待講演:　高性能ひずみSOI-CMOS素子技術―キャリア移動度劣化機構と素子設計"
　　電子学会研究会資料,　電子デバイス研究会　EDD-03-32＊43，p.7　(2003)

15.   高木信一, 水野智久, 手塚勉, 杉山直治, 臼田宏治, 中払周, 沼田敏典, 守山佳彦,
古賀淳二, 田邊顕人, 平下紀夫, 前田辰郎
　　"MIRAIの挑戦(4)トランジスタ技術
　　　-10nmゲートへの進化のシナリオ「新材料＋超薄膜SOI＋立体ゲート構造《へ"
　　日経マイクロデバイス(日経BP社), Vol. 220, No. 10 53-62(2003)

16.   水野智久,　杉山直治,　手塚勉,　守山佳彦,　中払周，高木信一
　　" 依頼講演: (110)面高性能ひずみSOI-CMOS"
　　信学技報（電子情報通信学会）, Vol．103，No.259,　p．25　(2003)

17.   水野智久
　　"依頼解説論文：ひずみSOI基板を用いた高速CMOS技術"
　　応用物理,　Vol-72, p.1130 (2003)

18.   水野智久,　杉山直治,　手塚勉,　高木信一
　　" 依頼解説論文：ひずみSOI-CMOS素子：Si格子定数の変調技術を用いた高速SOI素子技術"
　　電子学会論文誌C，電子･情報･システム部門誌,　Vol.124,　227　(2003)

19.   水野智久
　　"招待講演:　(110)面高性能ひずみSOI-CMOS素子"
　　SEMIテクノロジーシンポジウム2003講演予稿集，p.1-62　(2003)

20.   水野智久
　　"招待講演:　ひずみSOI-CMOS素子技術"
　　第６５回半導体・集積回路技術シンポジウム講演論文集, p.34 (2003)

21.   杉山直治, 手塚勉, 水野智久, 高木信一
　　"SiGe on Insulator構造作成技術の現状"
　　日本結晶成長学会誌（日本結晶成長学会）,Vol.31,No.1(2004) p. 11,（2004）

22.   水野智久
　　"招待講演:　MOSFET構造の高速化検討―　FD-SOI,ひずみSOI, 及びヘテロMOSFET　＊"
　　電子学会研究会資料,　電子材料研究会　EFM-04-41，p.1　(2004)

23.   高木信一, 水野智久, 手塚勉, 杉山直治, 臼田宏治, 中払周, 沼田敏典, 守山佳彦,
平下紀夫, 田邊顕人, 入沢寿史, 前田辰郎, 古賀淳二, 内田健
　　"サブバンド構造変調によるチャネルを用いたCMOS素子技術"
　　電子学会研究会資料,　電子材料研究会　EFM-04-41，p.6　(2004)

24.    水野智久,　杉山直治,　手塚勉,　守山佳彦,　中払周，高木信一
　　" 依頼講演: ヘテロソース構造MOSFETにおけるチャネルへの高速電子注入"
　　信学技報（電子情報通信学会）, Vol．104，No.249,　p．43　(2004)

25.    臼田 宏治, 水野 智久, 沼田 典則, 手塚 勉, 杉山 直治, 守山 佳彦, 中払 周, 高木 信一, "ひずみSOI構造の局所ひずみ評価", 真空 (日本真空協会) 48巻01号,　p.18-22, （2005）

26.    水野智久,“依頼解説論文：トランジスタ特性揺らぎの物理”，応用物理,　Vol.75, p.1103 (2006)．

27.   水野智久,“チュートリアル論文：薄膜デバイスの新展開のための半導体電子物性―基礎から応用―なぜトランジスタができるのかー”，薄膜材料デバイス研究会アブストラクト集,　奈良，p.10-16 (2006)．

論文一覧

    1. Y.Matsumoto, T.Higuchi, T.Mizuno, S.Sawada, S.Shinozaki, and O.Ozawa
      　　"An Optimized and Reliable LDD Structure for 1 mm NMOSFET Based on Substrate Current Analysis", IEEE Trans. Electron Devices. ED-32, 429 (1985)
    2. S.Sawada, T.Higuchi, T.Mizuno, S.Shinozaki, and O.Ozawa
      　　"Electrical Properties for MOS LSI's Fabricated Using Stacked Oxides SWAMI Technology", IEEE Trans. Electron Devices, ED-32, 2243 (1985)
    3. T.Mizuno, S.Sawada, S.Maeda, and S.Shinozaki
      　　"Oxidation Rate Reduction in the Submicrometer LOCOS Process",　　IEEE Trans. Electron Devices, ED-34, 2255 (1987)
    4. T.Mizuno, T.Higuchi, H.Ishiuchi, Y.Matsumoto, Y.Saitoh, S.Sawada, and S.Shinozaki
      　　"Analytical Model for Oblique Ion Reflection at the Si Surface"
      　　IEEE Trans. Electron Devices, ED-35, 2323 (1988)
    5. S.Fujii, M.Ogihara, M.Shimizu, M.Yoshida, K.Numata, T.Hara, S.Watanabe , S.Sawada,T.Mizuno, J.Kumagai, S.Yoshikawa, S.Kaki, Y.Saito, H.Aochi, T.Hamamoto, and K.Toita
      　　"A 45ns 16Mb DRAM with Triple-Well Structure"
      　　IEEE J.Solid-State Circuts, SC-24, 1170 (1989)
    6. T.Mizuno, Y.Saitoh, S.Sawada, and S.Shinozaki
      　　"High Performance Characteristics in Trench Dual-Gate MOSFET (TDMOS)"
      　　IEEE Trans. Electron Devices, ED-38, 2121 (1991)
    7. T.Mizuno, Y.Saitoh, S.Sawada, and T.Tanaka
      　　"Hot-Carrier Injection Suppression due to the Nitride-Oxide LDD Spacer Structure"
      　　IEEE Trans. Electron Devices, ED-38，584 (1991)
    8. T.Mizuno, T.Kobori, Y.Saitoh, S.Sawada, and T.Tanaka
      　　"Gate-Fringing Field Effects on High Performance in High Dielectric LDD Spacer MOSFETs", IEEE Trans. Electron Devices, ED-39, 982 (1992)
    9. T.Mizuno
      　　"Analytical Model for High-Performance Shallow-Junction-Well Transistor (SJET) with a Fully Depleted Channel Structure"
      　　IEEE Trans. Electron Devices, ED-40, 105 (1993)
    10. M.Iwase, T.Mizuno, M.Takahashi, H.Niiyama, M.Fukumoto, K.Ishida, Y.Takigami, A.Sanda, A.Toriumi, and M.Yoshimi
      　　"High-Performance 0.10-mm CMOS Devices Operating at Room Temperature"
      　　IEEE Electron Device Lett., EDL-14, 51 (1993)
    11. T.Mizuno, J.Okamura, and A.Toriumi
      　　"Experimental Study of Threshold Voltage Fluctuation due to Statistical Variation of Channel Doping Number in MOSFET's"
      　　IEEE Trans. Electron Devices, ED-41, 2216 (1994)
    12. S.Inaba, T.Mizuno, M.Iwase, M.Takahashi, H.Niiyama, H.Hazama, M.Yoshimi, and A.Toriumiz
      　　"Inverter Performance of 0.10 mm CMOS Operating at Room Temperature"
      　　IEEE Trans. Electron Devices, ED-41, 2399 (1994)
    13. T.Mizuno and A.Toriumi
      　　"Experimental evidence for statistical-inhomogeneous distributed dopant atoms in a Si metal-oxide-semiconductor field-effect transistor"
      　　J. Appl. Phys., 77, 3538 (1995)
    14. T.Mizuno
      　　"Influence of Statistical Spatial-Nonuniformity of Dopant Atoms on Threshold Voltage in a System of Many MOSFETs"
      　　Jpn. J. Appl. Phys., 35, 842 (1996)
    15. K.Ohuchi, R.Ohba, H.Niiyama, K.Nakajima, and T.Mizuno
      　　"High Performance 0.05 mm SOI MOSFET-Possibility for Velocity Overshoot-"
      　　Jpn. J. Appl. Phys., 35, 960 (1996)
    16. T.Mizuno, R.Ohba, and K.Ohuchi
      　　"Velocity Overshoot Greater Than 107 cm/s at Room Temperature in Sub-0.1 mm
      　　Silicon-On-Insulator Devices"
      　　Appl. Phys. Lett., 69, 106 (1996)
    17. R.Ohba and T.Mizuno
      　　"Experimental Analysis of Carrier Velocity Degradation in Sub-0.1 mm Fully-Depleted SOI-MOSFETs"
      　　Jpn. J. Appl. Phys., 36, 1543 (1997)
    18. T.Mizuno and R.Ohba
      　　"Experimental Study of Non-Stationary Electron Transport in Sub-0.1 mm Metal-Oxide-Silicon Devices - Velocity Overshoot and Its Degradation Mechanism - "
      　　J. Appl. Phys., 82, 5235 (1997)
    19. T.Mizuno and R.Ohba
      　　"Physical Limitation and Design for Sub-0.1-μm MOS Devices:
      　　Carrier Velocity Overshoot and Performance Fluctuation"
      　　Electronics and Communications in Japan, 81, 18 (1998)
    20. T.Mizuno
      　　" New Channel Engineering for Sub-100 nm MOS Devices Considering Both Carrier Velocity Overshoot and Statistical Performance Fluctuations"
      　　IEEE Trans. Electron Devices, ED-47, 756 (2000)
    21. T. Mizuno, S. Takagi, N. Sugiyama, H.Satake, A. Kurobe, and A. Toriumi
      　　"Electron and Hole Mobility Enhancement in Strained-Si MOSFETs on SiGe-on-Insulator Substrates Fabricated by SIMOX Technology"
      　　IEEE Electron Device Lett., EDL-21, 230 (2000)
    22. N. Sugiyama, T. Mizuno, S. Takagi, M. Koike, and A. Kurobe
      　　"" 　　Thin Solid Films, 369, 199, (2000)
    23. R.Ohba and T.Mizuno
      　　"Non-stationary Electron/Hole Transport in Sub-0.1 μm MOS Devices - Correlation with Mobility and Low-Power CMOS Application-"
      　　IEEE Trans. Electron Devices, ED-48, 338 (2001)
    24. T.Tezuka, N.Sugiyama, T.Mizuno, M.Suzuki and S.Takagi
      　　"A Novel Fabrication Technique of Ultra-thin and Relaxed SiGe Buffer Layers with High Ge Fraction for sub-100 nm Strained Silicon-on-Insulator MOSFETs"
      　　Jpn. J. Appl. Phys., 40, 2866 (2001)
    25. N.Sugiyama, T. Mizuno, M.Suzuki, and S.Takagi
      　　"Formation of SiGe on Insulator Structure and Approach to Obtain Highly Strained Si Layer for MOSFETs"
      　　Jpn. J. Appl. Phys., 40, 2875 (2001)
    26. T. Mizuno, N. Sugiyama, A. Kurobe, and S. Takagi
      　　"Advanced SOI p-MOSFETs with Strained-Si Channel on SiGe-on-Insulator Substrate Fabricated by SIMOX Technology"
      　　IEEE Trans. Electron Devices, ED-48, 1612 (2001)
    27. S. Takagi, T. Mizuno, N. Sugiyama, T. Tezuka, and A. Kurobe
      　　"Strained-Si-on-Insulator (Strained-SOI) MOSFETs- Concept, Structures and Device Characteristics"
      　　IEICE Trans. Electronics, E84-C, 1043 (2001)
    28. T. Mizuno, N. Sugiyama, A. Kurobe, and S.Takagi
      　　"Advanced SOI-MOSFETs with Strained-Si/SiGe Heterostructures (Invited)"
      　　IEICE Trans. Electronics, E84-C, 1423 (2001)
    29. T. Mizuno, N. Sugiyama, T. Tezuka, and S. Takagi
      　　"Nobel SOI p-MOSFETs with Higher Strain in Si Channel Using Double SiGe Hetererostructures"
      　　IEEE Trans. Electron Devices, ED-49, 7 (2002)
    30. T. Mizuno, N. Sugiyama, T. Tezuka, and S. Takagi
      　　"Relaxed SiGe-on-Insulator Substrates without Thick SiGe Buffer Layers"
      　　Appl. Phys. Lett., 80, 601 (2002)
    31. S. Takagi, N. Sugiyama, T. Mizuno, T. Tezuka, and A. Kurobe
      　　"Device Structure and Electrical Characteristics of Strained-Si-on-Insulator (Strained-SOI) MOSFETs"
      　　Material Science and Engineering, B89, 426 (2002)
    32. T. Mizuno, N. Sugiyama, T. Tezuka, T.Numata, and S. Takagi
      　　"Advanced CMOS Technology using Strained-SOI Structures"
      　　Proceedings of 2nd ECS International Semiconductor Technology Conference (Electrochemical Society), vol. 2002-17 (2003), 75-86 (2003)
    33. K. Usuda, T. Mizuno, N. Sugiyama, T. Tezuka, Y. Moriyama
      S. Nakaharai, and S. Takagi
      　　"Strain relaxation of strained-Si on SiGe-On-Insulator (SGOI) structures after mesa isolation"
      　　Mat. Res. Soc. Symp. Proc..(Material Research Society), vol. 738, 317 (2003)
    34. T. Mizuno, N. Sugiyama, T. Tezuka, T.Numata, and S. Takagi
      　　"High Performance strained-SOI CMOS Devices using Thin Film SiGe-on-Insulator Technology"
      　　IEEE Trans. Electron Devices, ED-50, 988 (2003)
    35. T. Mizuno, N. Sugiyama, T. Tezuka, and S. Takagi
      　　"(110) Strained-SOI n-MOSFETs with Higher Electron Mobility"
      　　IEEE Electron Device Lett., EDL-24, 266 (2003)
    36. T. Mizuno
      　　"Physical Limitation of p-n Junction - Statistical Fluctuations of p-n Junction Depth in MOSFET Array-"
      　　Solid-State Electronics, 47, 957 (2003)
    37. T. Tezuka, N. Sugiyama, T. Mizuno, and S. Takagi
      　　"Ultrathin Body SiGe-on-Insulator pMOSFETs with High-Mobility SiGe Surface"
      　　IEEE Trans. Electron Devices, ED-50, 1328 (2003)
    38. N.Sugiyama, Y. Moriyama, T. Tezuka, T. Mizuno, S. Nakaharai, K. Usuda, and S.Takagi
      　　"Evaluation of Dislacation Density of SiGe-on-Insulator Substrates using Enhanced Secco Etching Method"
      　　Jpn. J. Appl. Phys., 42, 4476 (2003)
    39. K. Usuda, T. Mizuno, T. Tezuka, N. Sugiyama, Y. Moriyama, S. Nakaharai, and S. Takagi
      　　"Evaluation of relaxation of strained-Si layers on SiGe-On-Insulator (SGOI) structures after mesa isolation"
      　　Applied Surface Science (Elsevier),vol. 224, Issues 1-4 (2004) 113, (2004)
    40. S. Takagi, T. Mizuno, T. Tezuka, N. Sugiyama, T. Numata, K. Usuda, Y. Moriyama, S. Nakaharai, J. Koga, A. Tanabe, and T. Maeda
      　　"Fabrication and Device Characteristics of Strained-Si-On-Insulataor (Strained-SOI) CMOS"
      　　Applied Surface Science (Elsevier),vol. 224, Issues 1-4 (2004), 241, (2004)
    41. N. Sugiyama, Y. Moriyama, S. Nakaharai, T. Tezuka, T. Mizuno, and S. Takagi
      　　"Kinetics of Epitaxial Growth of Si and SiGe films on (110) Si Substrates"
      　　Applied Surface Science (Elsevier),volume 224, Issues 1-4 (2004), 188, (2004)
    42. N. Sugiyama, T. Tezuka, T. Mizuno, M. Suzuki, Y. Ishikawa, N. Shibata, and S. Takagi
      　　"Temperature Effects on Ge Condensation in SiGe-on-Insulator Structures due to Thermal Oxidization"
      　　J. Appl. Phys., 95, No. 8, pp. 4007-4011,（2004）
    43. T. Mizuno, N. Sugiyama, T. Tezuka, T. Numata, T. Maeda, and S. Takagi
      　　"Thin Film Strained-SOI CMOS Devices: Physical Mechanism for Reduction of Carrier Mobility"
      　　IEEE Trans. Electron Devices, ED-51, 1114 (2004)
    44. T. Mizuno, N.Sugiyama, T. Tezuka, Y. Moriyama, S. Nakaharai, and S.Takagi
      　　"High Performance (110)-Surface Strained-SOI MOSFETs"
      　　J. Material Science and Semiconductor Processing, 8, 327-336 (2005)
    45. T. Mizuno, N.Sugiyama, T. Tezuka, Y. Moriyama, S. Nakaharai, and S.Takagi
      　　"(110)-Surface Strained-SOI CMOS Devices"
      　　IEEE Trans. Electron Devices, ED-52, 367 (2005)
    46. N. Sugiyama, N. Hirashita, T. Mizuno, Y. Moriyama, and S. Takagi, “Analysis of Growth Rate during Si Epitaxy by Hydrogen Coverage Model”, J. Material Science and Semiconductor Processing, 8, 11-14 (2005).
    47. S. Takagi, T. Mizuno, T. Tezuka, N. Sugiyama, S. Nakanaharai, T. Numata, J. Koga, and K. Uchida “Subband Structure Engineering for Advanced CMOS Channels", Solid State Electronics, 49, 684-694 (2005).
    48. T. Numata, T. Mizuno, T. Tezuka, J. Koga, and S. Takagi, "Control of Threshold Voltage and Short Channel Effects in Ultra-Thin Strained-SOI CMOS Devices", IEEE Trans. Electron Devices, ED-52, 1780 (2005)
    49. T. Mizuno, N. Sugiyama, T. Tezuka, Y. Moriyama, S. Nakaharai, T. Maeda, and S. Takagi, “High-Speed Source-Heterojunction-MOS-Transistor (SHOT) utilizing High-Velocity Electron Injection”, IEEE Trans. Electron Devices, ED-52, pp.2690-2696 (2005).
    50. T. Mizuno, T. Irisawa, and S. Takagi, “Device Design of High-Speed Source-Heterojunction-MOS-Transistors (SHOT): Optimization of Source Band-Offset and Graded-Heterojunction”, IEEE Trans. Electron Devices, ED-54, pp.2598-2605 (2007).
    51. T. Mizuno, N. Mizoguchi, K. Tanimoto, T. Yamauchi, M. Hasegawa, T. Sameshima, and T. Tezuka, “New Source Heterojunction Structures with Relaxed-/Strained-Semiconductors for Quasi-Ballistic Complementary-Metal-Oxide-Semiconductor (CMOS) Transistors: Relaxation Technique of Strained-Substrates and Design of Sub-10nm Devices”, Jpn. J. Appl. Phys., 49, 04DC13 (2010).
    52. T. Mizuno, Y. Moriyama, T. Tezuka, N.Sugiyama, and S.Takagi, “Experimental Study of Single Source-Heterojunction MOS Transistors (SHOTs) for Quasi-Ballistic Regime: Optimization of Source-Hetero Structures and Electron Velocity Characteristics at Low Temperature”, Jpn. J. Appl. Phys., 50, 010107 (2011).
    53. T. Mizuno, M. Hasegawa, and T. Sameshima, “Novel Source Heterojunction Structures with Relaxed-/Strained-Layers for Quasi-Ballistic CMOS Transistors”, Key Engineering Materials, 470, pp.72-78 (2011).
    54. T. Mizuno, M. Hasegawa, K. Ikeda, M. Nojiri, and T. Horikawa, “Abrupt Lateral-Source Heterostructures with Lateral-Relaxed/Strained Layers for Ballistic CMOS Transistors Fabricated by Local O+ Ion Induced Relaxation Technique of Strained Substrates”, Jpn. J. Appl. Phys., 50, 04DC02 (2011).
    55. T. Mizuno, K. Tobe, Y. Maruyama, and T. Sameshima, “Experimental Study of Si Monolayers for Future Extremely-Thin Silicon-on-Insulator Devices: Phonon/Band Structures Modulation due to Quantum Confinement Effects”, Jpn. J. Appl. Phys., 51, 02BC03 (2012).
    56. T. Sameshima, K. Betsuin, T. Mizuno, and N. Sano, “Minority Carrier Lifetime Behavior in Crystalline Silicon in Rapid Laser Heating”, Jpn. J. Appl. Phys., 51, 03CA04 (2012).
    57. T. Mizuno, J. Takehi, and S. Tanabe, “Postannealing Effects on Strain/Crystal Quality of Lateral Source Relaxed/Strained Layer Heterostructures Fabricated by O+ Ion Implantation”, Jpn. J. Appl. Phys., 51, 04DC01 (2012).
    58. T. Mizuno, T. Aoki, Y. Nagata, Y. Nakahara, and T. Sameshima, “Experimental Study on Surface-Orientation/Strain Dependence of Phonon Confinement Effects and Band Structure Modulation in Two-Dimensional Si Layers”, Jpn. J. Appl. Phys., 52, 04CC13 (2013).
    59. T. Mizuno, J. Takehi, Y. Abe, and H. Akamatsu, “Ion Species Dependence of Relaxation Phenomena of Strained SiGe Layers Formed by Ion Implantation Induced Relaxation Technique”, Jpn. J. Appl. Phys., 52, 04CC05 (2013).

                      60.          T. Mizuno, Y. Nakahara, Y. Nagata, Y. Suzuki, T. Aoki, and T. Sameshima, “Quantum confinement effects in doped two-dimensional Si layers: novel device design for two-dimensional pn-junction structures”, Jpn. J. Appl. Phys., 53, 04EC09 (2014).

                      61.          T. Mizuno, Y. Nagata, Y. Suzuki, Y. Nakahara, T. Aoki, and T. Sameshima, “Crystal direction dependence of quantum confinement effects of two-dimensional Si layers fabricated on silicon-on-quartz substrates: modulation of phonon spectra and energy-band structures”, Jpn. J. Appl. Phys., 53, 04EC08 (2014).

                      62.          T. Mizuno, Y. Nagamine, Y. Suzuki, Y. Nakahara, Y. Nagata, T. Aoki, and T. Sameshima, “Impurity doping effects on impurity band structure modulation in two dimensional n+/p+ Si layers for future CMOS”, Jpn. J. Appl. Phys. (in press).

                      63.          T. Mizuno, Y. Suzuki, Y. Nagamine, Y. Nakahara, Y. Nagata, T. Aoki, and T. Maeda, “Surface-oxide stress induced band-structure modulation in two-dimensional Si layers”, Jpn. J. Appl. Phys., 54, 04DC02 (2015).

                      64.          T. Sameshima, M. Hasumi, and T. Mizuno, “Laser annealing of plasma-damaged silicon surface”, Appl. Surface Science, 336, 73 (2015).

                      65.          T. Sameshima, T. Motoki, K. Yasuda, T. Nakamura, M. Hasumi, and T. Mizuno, “Photoinduced carrier annihilation in silicon pn junction”, Jpn. J. Appl. Phys., 54, 081302 (2015).

                      66.          T. Nakamura, T. Sameshima, M. Hasumi, and T. Mizuno, " Passivation of silicon surfaces by heat treatment in liquid water at 110 °C", Jpn. J. Appl. Phys., 54, 106503 (2015).

                      67.          T. Mizuno, Y. Nagamine, Y. Omata, Y. Suzuki, W. Urayama, T. Aoki, and T. Sameshima, " C-atom-induced bandgap modulation in two-dimensional (100) silicon carbon alloys", Jpn. J. Appl. Phys., 55, 04EB02 (2016).

                      68.          T. Mizuno, Y. Suzuki, R. Kikuchi, A. Suzuki, R. Inoue, M. Yamanaka, M. Yokoyama, Y. Nagamine, T. Aoki, and T. Maeda, "Experimental study on interface region of two-dimensional Si Layers using forming gas annealing", Jpn. J. Appl. Phys., 55, 04ED04 (2016).

                      69.          Tomohiko Nakamura, Takayuki Motoki, Junya Ubukata, Toshiyuki Sameshima, Masahiko Hasumi, Tomohisa Mizuno, "Heat treatment in 110C liquid water used for passivating silicon surfaces", Appl. Phys. A122:440 (2016).

                      70.          T. Mizuno, Y. Omata, Y. Nagamine, T. Aoki, and T. Sameshima, " Material structure of two/three-dimensional Si-C layers fabricated by C+ hot-ion implantation into Si-on-insulator substrate", Jpn. J. Appl. Phys., 56, 04CB03 (2017).

                      71.          T. Mizuno, Y. Omata, R. Kanazawa, Y. Iguchi, S. Nakada, T. Aoki, and T. Sasaki, " Nano-SiC region formation in (100)Si-on-insulator substrate: Optimization of hot-C+-ion implantation process to improve photoluminescence intensity", Jpn. J. Appl. Phys., 57, 04FB03 (2018).

 

 

 

　　

国内学会発表

    1. 応用物理学会

[1]    水野智久，沢田静雄，岡田芳夫，仁平裕之，篠山慧，尾沢修，「素子分離領域のサブミクロン化にともなう酸化レートの低下《，秋季応物予稿集，p.422,　講演番号6p-N-8 (1983).

[2]    竹内幸雄，水野智久，前田哲，樋口孝義，篠崎慧，「多結晶シリコンとシリコン基板とのダイレクトコンタクト《，春季応物予稿集，p.502, 講演番号29p-D-7 (1985).

[3]    変動《，秋季応物予稿集，p.456, 講演番号4p-W-7 (1985).

[4]    水野智久，松元保男，沢田静雄，篠崎慧，「非対称ＬＤＤＭＯＳＦＥＴの信頼性《，春季応物予稿集，p.553, 講演番号4p-Q-3 (1986).

[5]    水野智久，松元保男，沢田静雄，篠崎慧，「ソース・ドレインホットキャリアによるＬＤＤＭＯＳＦＥＴの劣化《，秋季応物予稿集，p.567, 講演番号29p-Q-13 (1986).

[6]    水野智久，熊谷淳平，松元保男，沢田静雄，篠崎慧，「ハーフミクロンＰＭＯＳＦＥＴにおける新しいホットキャリア現象《，春季応物予稿集，p.533,　 講演番号29p-D-10 (1987).

[7]    水野智久，樋口孝義，斉藤芳和，石内秀美，沢田静雄，松元保男，篠崎慧，「斜め注入イオンのトレンチ側面での反射解析モデル《，秋季応物予稿集，p.504,　 講演番号17p-N-12 (1987).

[8]    水野智久，樋口孝義，斉藤芳和，沢田静雄，松元保男，篠崎慧，「高性能・二重ゲートトレンチＭＯＳＦＥＴ（ＴＤＭＯＳ）《，春季応物予稿集，p.592,　 講演番号28p-N-6 (1988).

[9]    水野智久，斉藤芳和，沢田静雄，篠崎慧，「高性能・二重ゲートトレンチＭＯＳＦＥＴ（Ⅰ）《，秋季応物予稿集，p.636, 講演番号5p-E-11 (1988).

[10] 水野智久，斉藤芳和，沢田静雄，篠崎慧，「ＬＤＤ窒化膜スペーサのホットキャリア効果への影響（Ⅰ）《，春季応物予稿集，p.707, 講演番号2a-ZH-9 (1989).

[11] 水野智久，斉藤芳和，沢田静雄，田中剛，「ＬＤＤ窒化膜スペーサのホットキャリア効果への影響（Ⅱ）《，秋季応物予稿集，p.574, 講演番号28p-A-2 (1989).

[12] 水野智久，斉藤芳和，沢田静雄，田中剛，古保里隆「高性能・高誘電体ＬＤＤスペーサＭＯＳＦＥＴ（Ⅰ）《，春季応物予稿集，p.568, 講演番号28p-ZB-5 (1990).

[13] 水野智久，高木信一，“チャージポンピング電流のだれ現象”，春季応物予稿集，講演番号29p-T-12，(1991).

[14] 水野智久，―“高性能シャロージャンクションウェルＭＯＳＦＥＴ（Ⅰ），秋季予稿集，講演番号30p-ZM-12，(1991).

[15] 水野智久，鳥海明，岩瀬政雄，高橋稔，新山広美，福元正人，吉見信，“０．１mｍＣＭＯＳのホットキャリア効果の特徴（Ⅰ）”，春季応物予稿集, 講演番号30p-ZT-11，(1993)．

[16] 水野智久，“Ｓｉ酸化の上純物濃度の統計的ゆらぎへの影響（Ⅰ）”，秋季応物予稿集，講演番号3p-G-5，(1997).

[17] 水野智久，“ＭＯＳ素子における拡散層接合深さの統計的ゆらぎの問題”，春季応物予稿集，講演番号16p-P10-2，(1998).

[18] 水野智久，“高速化と特性ゆらぎ抑制が両立する新ＭＯＳ素子設計法（Ⅰ）”，秋季応物予稿集，講演番号29p-Q-12，(1998)．

[19] 水野智久，“イントロダクトリートーク：０．１ｕｍ世代総合技術”，春季応物予稿集，講演番号28a-YF-1，(1999).

[20] 水野智久，杉山直治，黒部篤，高木信一，“ひずみＳｉチャネルを有する超高速ＳＯＩ＊ＭＯＳＦＥＴの提案とその製法”，春季応物予稿集，講演番号30a-YB-4，

(2000).

[21] 水野智久，杉山直治，黒部篤，高木信一，“ひずみＳｉチャネルを有するＳＯＩ＊ＭＯＳＦＥＴにおける正孔移動度向上”，春季応物予稿集，講演番号30a-YB-5，

(2000).

[22] 水野智久，杉山直治，高木信一，“SiGe2層構造化によるひずみSOI-MOSFETの正孔移動度向上”，春季応物予稿集，講演番号30p-ZL-4，(2001).

[23] 水野智久，杉山直治，手塚勉,　高木信一，“ITOX法を用いた高品質/応力緩和SGOI基板技術”，秋季応物予稿集，講演番号11p-M-4，(2001).

[24] 水野智久，杉山直治，手塚勉,　沼田敏典,　高木信一，“高性能ひずみSOI-CMOS素子”，秋季応物予稿集，講演番号24p-YF-2，(2002).

[25] 水野智久，杉山直治，手塚勉,　守山佳彦，中払周，前田辰郎,　高木信一，“（110）面ひずみ及び無ひずみ素子における正孔移動度特性”，春季応物予稿集，講演番号29p-ZH-7，(2004).

[26] 水野智久，杉山直治，手塚勉,　守山佳彦，中払周，前田辰郎,　高木信一，“ヘテロソース構造を用いた高速MOSFET”，秋季応物予稿集，講演番号3p-L-2，(2004).

[27] 水野智久，杉山直治，手塚勉,　守山佳彦，中払周，前田辰郎,　高木信一，“バックゲート電圧によるひずみSOI素子特性の変調効果”，春季応物予稿集，講演番号31a-P5-/II，(2005).

[28] 水野智久，甕克行, 鮫島俊之，“Cイオン注入及びレーザーアニール法を用いたSi1-xCx-on-Insulator (SCOI)基板 (I)”，秋季応物予稿集，講演番号10p-A-10，(2005).

[29] 甕克行,水野智久，鮫島俊之，“Cイオン注入及びレーザーアニール法を用いたSi1-xCx-on-Insulator (SCOI)基板 (II)”，秋季応物予稿集，講演番号10p-A-11，(2005).

[30] 水野智久，高木信一，“高速動作を目指したソースヘテロ接合MOSFET（SHOT）の素子設計”，秋季応物予稿集，講演番号10p-ZN-21，(2005).

[31] 水野智久，入沢寿史，守山佳彦，平下紀夫，沼田敏則，手塚勉,　杉山直治，高木信一，“(110)面上の非等方ひずみSi　p-MOSトランジスタ技術―概念とドレイン電流向上特性”，春季応物予稿集，講演番号27a-SC-3，(2007).

[32] 水野智久，入沢寿史，守山佳彦，平下紀夫，手塚勉,　杉山直治，高木信一，“(110)面上の非等方ひずみSi/SiGe層の正孔移動度向上機構”，秋季応物予稿集，講演番号7p-ZL-5，(2007).

[33] 水野智久，守山佳彦，手塚勉,　杉山直治，高木信一，“ソースヘテロMOSFETのソース構造最適化の検討”，秋季応物予稿集，講演番号4p-E-5，(2008).

[34] 水野智久，溝口直樹，谷本光太郎，山内知明，鮫島俊之，“単一半導体を用いた新ソースへテロ構造の検討：（I）緩和Si/歪Siへテロ構造”，秋季応物予稿集，講演番号 10a-TG-8，(2009).

[35] 水野智久，長谷川光央，鮫島俊之，“単一半導体を用いた新ソースへテロ構造の検討（II）：CMOS用緩和/歪半導体構造”，春季応物予稿集，講演番号17a-D-2，(2010).

[36] 水野智久，長谷川光央，野尻真士，堀川剛，“単一半導体を用いた新ソースへテロ構造の検討（III）：急峻な横方向歪み分布の実現”，秋季応物予稿集，講演番号16a-ZE-3，(2010).

[37] 武樋樹里亜，田邊　奨，有馬広記，星野　靖，中田穣治，水野智久, “単一半導体を用いた新ソースへテロ構造の検討（IV）：歪みSi層の緩和メカニズム”, 春季応物予稿集，講演番号26a-KD-12，(2011).

[38] 水野智久，武樋樹里亜，田邊　奨， “単一半導体を用いた新ソースへテロ構造の検討（V）：緩和／歪みSiヘテロ構造の結晶性”,　秋季応物予稿集，講演番号2a-M-3，(2011).

[39] 水野智久，戸部圭亮，丸山洋一，鮫島俊之, “数nm-CMOS素子用Si単原子層の検討（I）：量子的閉じ込め効果の検証”, 春季応物予稿集，講演番号17a-A1-2, (2012).

[40] 武樋樹里亜，赤松大夢，阿部勇貴，水野智久, “単一半導体を用いた新ソースへテロ構造の検討（VI）：H+イオン注入による良好な結晶性の実現”, 春季応物予稿集，講演番号17a-A1-7，(2012).

[41] 水野智久，戸部圭亮，丸山洋一，鮫島俊之, “数nm-CMOS素子用Si単原子層の検討（II）：フォトルミネッセンス特性”, 応用物理学会秋季応物予稿集，講演番号13p-F4-11, (2012).　愛媛大学（松山市）

[42]   中原雄太，永田祐介，青木孝，鮫島俊之，水野智久, “数nm-CMOS 素子用2 次元Si 層の検討（I）：フォノン閉じ込め効果の面方位/歪み依存性”, 応用物理学会春季応物予稿集，講演番号28p-G9-8，(2013).　 神奈川工科大学（厚木市）

[43] 永田祐介，中原雄太，青木孝，鮫島俊之，水野智久, “数nm-CMOS 素子用2 次元Si 層の検討（II）：バンド構造の変調効果”, 応用物理学会春季応物予稿集，講演番号28p-G9-9，(2013).　神奈川工科大学（厚木市）

[44] 永田祐介，中原雄太，青木孝，鮫島俊之，水野智久， “数nm-CMOS素子用二次元Si層の検討(Ⅲ):量子的閉じ込め効果の異方性“ 応用物理学会秋季応物予稿集，講演番号講演番号：19p-C8-9　(2013)．同志社大学（京田辺市）

[45] 鈴木佑弥，中原雄太，永田祐介，青木孝，鮫島俊之，水野智久，“数nm-CMOS 素子用二次元Si 層の検討（IV）：光学特性の変調効果”，応用物理学会秋季応物予稿集，講演番号講演番号：19p-C8-10　(2013)．同志社大学（京田辺市）

[46]   中原雄太，永田祐介，鈴木佑弥，青木孝，鮫島俊之，水野智久 “数nm-CMOS素子用二次元Si層の検討(Ⅴ):高濃度上純物原子のバンド変調/フォノン閉じ込め効果への影響 (V)” 第78回応用物理学会秋季学術講演会19p-C8-11 (2013)．同志社大学（京田辺市）

[47] 永田祐介，中原雄太，青木孝，鮫島俊之，水野智久， “数nm-CMOS 素子用二次元Si 層の検討（Ⅵ）：閉じ込め効果の異方性のSi 膜厚依“ 春季応物予稿集，講演番号講演番号：19p-F12-1　(2014)．青山学院大学（相模原市）

[48]   中原雄太，永田祐介，鈴木佑弥，青木孝，鮫島俊之，水野智久 “数nm-CMOS素子用二次元Si層の検討(Ⅶ):量子的閉じ込め効果のドナー/アクセプター濃度依存性（Ⅶ）” 第61回応用物理学会春季学術講演会，19p-F12-2　(2014)．青山学院大学（相模原市）

[49] 鈴木佑弥,　長嶺由騎，山中正博，青木孝，前田辰郎, 水野智久, “数nm-CMOS素子用二次元Si層の検討(Ⅷ):酸化膜応力によるバンド変調”, 第75回応用物理学会秋季学術講演会，18p-A16-8　(2014)．北海道大学（札幌市）

[50] 　長嶺由騎,　鈴木佑弥，青木孝，鮫島俊之，水野智久，“数nm-COMOS素子用二次元Si層の検討（Ⅸ）：量子閉じ込め効果の結晶方位依存性へのドーパントの影響”, 第75回応用物理学会秋季学術講演会，18p-A16-9　(2014)．北海道大学（札幌市）

[51] 鈴木 佑弥，長嶺 由騎，青木 孝，前田 辰郎，水野 智久，“数nm-CMOS 素子用二次元Si層の検討 (Ⅹ)：水素アニールによる影響”，第62回応用物理学会春季学術講演会，11p-A23-1　(2015)．東海大学(平塚市)

[52] 長嶺 由騎，鈴木 佑弥，青木 孝，水野 智久，“数nm-MOS素子用二次元Si層検討（Ⅺ）：C添加による物性変調”，第62回応用物理学会春季学術講演会，11p-A23-2　(2015)．東海大学(平塚市)

[53] 長嶺 由騎，小又 祐介，青木 孝，水野 智久，鮫島 俊之，“二次元Si系半導体の検討（Ⅱ）：C添加による物性変調”，第76回応用物理学会秋季学術講演会，15p-1C-17　(2015)，吊古屋国際会議場

[54] 長嶺 由騎，小又 祐介，青木 孝，鮫島 俊之，水野 智久,　" 二次元Si系半導体の検証(Ⅲ)：半導体膜厚依存性",　第63回応用物理学会春季学術講演会，19p-P4-16 (2016), 東京工業大学

[55] 小又 祐介, 青木 孝, 鮫島 俊之, 水野 智久, “二次元Si系半導体の検討(Ⅳ):紫外領域におけるPL発光”, 第77回応用物理学会秋季学術講演会，14p-P6-9 (2016), 新潟朱鷺メッセ．

[56] 小又 祐介，青木 孝，鮫島 俊之，水野 智久，” Cホットイオン注入法を用いた　　Si1-yCy層の構造解析(Ⅰ)”， 第64回応用物理学会春季学術講演会，17p-E206-7 (2017),パシフィコ横浜．

[57] 小又 祐介，青木 孝，佐々木 智一，水野 智久，” (100)SOI基板表層でのナノ構造　SiC形成用ホットC+イオン注入法の最適化“，第78回応用物理学会秋季学術講演会，6a-C21-1　(2017)，福岡国際会議場．

[58] 中田 真史，山本 将暉，入江 翔，小又 祐介，青木 孝，鮫島 俊之，水野 智久，“バルク Si 基板へのホット C＋イオン注入法による SiC ナノドットの形成”，第78回応用物理学会秋季学術講演会，6a-C21-2　(2017)，福岡国際会議場．

[59] 中田真史，山本将輝，入江翔，小又祐介，青木孝，鮫島俊之，水野智久,” バルクSi基板へのホットC＋イオン注入法によるSiCナノドットの形成(Ⅱ) :イオン注入温度依存性”， 第65回応用物理学会春季学術講演会，19a-C101-8 (2018)，早稲田大学．

[60] 入江翔, 山本将輝, 中田真史，小又祐介，青木孝，鮫島俊之，水野智久，“バルクSi基板へのホットC＋注入法によるSiCナノドット形成　(III)：Cドーズ量依存性”，第65回応用物理学会春季学術講演会，19a-C101-9 (2018)，早稲田大学．

[61] 金澤力斗，小又祐介，井口裕輔，青木孝，鮫島俊之，水野智久，“多結晶SiへのホットC＋イオン注入法によるSiCナノドットの形成”，第65回応用物理学会春季学術講演会，19a-C101-10 (2018)，早稲田大学．

国際学会発表

1. International Conference on Solid State Devices and Materials (SSDM)

[1]     A.Toriumi, T.Mizuno, M.Iwase, M.Takahashi, H.Niiyama, M.Fukumoto, S.Inaba, I.Mori, and M.Yoshimi, "High Speed 0.1 mm CMOS Devices Operating at Room Temperature", Extented Abst. of SSDM, p.487 (1992).

[2]     S.Inaba, T.Mizuno, M.Iwase, H.Niiyama, M.Yoshimi, and A.Toriumi, "Impact of Contact Resistance and Junction Capacitance on the Switching Performance in Scaled 0.1 mm CMOS Devices", Extented Abst. of SSDM, p.32 (1993).

[3]     M.Takahashi, I.Kunishima, M.Iwase, H.Niiyama, T.Mizuno, N.Yasuda, and M.Yoshimi, "Anomalous Resistance in 0.1 mm-Region Ti-Silicided Poly Si Gate", Extended Abst. of SSDM, p.458 (1993).

[4]     T.Mizuno, "Statistical Performance-Instability Due to Three-Dimensional Nonuniformity of Dopant Atoms in a System of Many MOSFETs", Extended Abst. of SSDM, Osaka, p.824 (1995).

[5]     K.Ohuchi, R.Ohba, H.Niiyama, K.Nakajima, and T.Mizuno, "A High Performance 0.05 mm MOSFET with Thin SOI/Buried Oxide Structure", Extended. Abst. of SSDM, Osaka, p.560 (1995).

[6]     R.Ohba and T.Mizuno, “Velocity Overshoot and Gm Limitation in Sub-0.1 mm Fully-Depleted SOI-MOSFETs”, Extended Abst. of SSDM, Yokohama, p.491 (1996).

[7]     R.Ohba and T.Mizuno, “Non-Stationary Electron/Hole Transport in Sub-0.1mm MOS Devices - Degradation Mechanism and Low Power Application - ”, Extended Abst. of SSDM, Hamamatsu, p.158 (1997).

[8]     T.Tezuka, N.Sugiyama, T.Mizuno, M.Suzuki and S.Takagi, “A Novel Fabrication Technique of Ultra-thin and Relaxed SiGe Buffer Layers with High Ge Content for sub-100 nm Strained Silicon-on-Insulator MOSFETs”, Extended Abst. of SSDM, p.472 (2000).

[9]     N.Sugiyama, T.Mizuno, M.Suzuki, and S.Takagi, “Design of SiGe/buried oxide layered structure to form highly strained Si layer on insulator for SOI MOSFETs”, Extended Abst. of SSDM, p.474 (2000).

[10]  T.Mizuno, N.Sugiyama, T.Tezuka, and S.Takagi, “Novel Fabrication Technique of Relaxed SiGe-on-Insulator Substrtaes without Thick SiGe Buffer Structures”, Extended Abst. of SSDM, Tokyo, p. 242 (2001).

[11]  N.Sugiyama, Y.Moriyama, T.Tezuka, T.Mizuno, S.Nakaharai, K.Usuda, and S.Takagi, “Experimantal Evidence of Low Dislocation Density of SiGe-on-Insulator Substrates Fabricated by Oxidizing SiGe/SOI Structures”, Extended Abst. of SSDM, p.146 (2002)

[12]  T.Mizuno and S.Takagi, “Device Design of High-Speed Source-Heterojunction-MOS-Transistors (SHOT) under 10-nm Regime”, Extended Abst. of SSDM, Kobe, p.262 (2005).

[13]  T. Mizuno, T. Irisawa, N. Hirashita, Y. Moriyama, T. Tezuka, N. Sugiyama, and S. Takagi, “Physical Mechanism for Hole Mobility Enhancement in (110)-Surface Strained-Si/Strained-SiGe Structures with Anisotropic/Biaxial Strain”, Extended Abst. of SSDM, Tsukuba, p.728 (2007).

[14]  T. Mizuno, N. Mizoguchi, K. Tanimoto, T. Yamauchi, T. Tezuka, and T. Sameshima, “Novel Source Heterojunction Structures with Relaxed-/Strained-Layers for Quasi-Ballistic CMOS Transistors using Ion Implantation Induced Relaxation Technique of Strained-Substrates ”, Extended Abst. of SSDM, Sendai, p.769 (2009).

[15]  T. Mizuno, M. Hasegawa, K. Ikeda, M. Nojiri, and T. Horikawa, “Abrupt Source Heterostructures with Lateral-Relaxed/Strained Layers for Quasi-Ballistic CMOS Transistors using Lateral Strain Control Technique of Strained Substrates ”, Extended Abst. of SSDM, Tokyo, p.45 (2010).

[16]  T. Mizuno, J. Takehi, and S. Tanabe, “Lateral Source Relaxed/Strained Layer Heterostructures for Ballistic CMOS: Physical Relaxation Mechanism for Strained Layers by O+ Ion Implantation”, Extended Abst. of SSDM, Nagoya, p.839 (2011).

[17]  T. Mizuno, K. Tobe, Y. Maruyama, and T. Sameshima, “Experimental Study of Si Monolayers for Future Extremely-Thin SOIs (ETSOIs): Phonon Confinement Effects and Strain due to Si Bending”, Extended Abst. of SSDM, Nagoya, p.837 (2011).

[18]  T.Mizuno, K.Higa, Y.Nakajima, D.Urata, Y.Abe, H.Akamatsu,Y.Nagata, Y.Nakahara, Y.Sato, J.Takehi and T.Sameshima, “Surface-Orientation/Strain Dependence of Quantum Confinement Effects in Si Monolayers for Future CMOS Devices”, Extended Abst. of SSDM, Kyoto, p.829 (2012).

[19]  T. Mizuno, J. Takehi, Y. Abe, and H. Akamatsu, “Ion Species Dependence of Relaxation Phenomena of Strained SiGe Layers Formed by Ion Implantation Induced Relaxation Technique”, Extended Abst. of SSDM, Kyoto, p.94 (2012).

[20]  T. Mizuno, Y. Nakahara, Y. Nagata, Y. Suzuki, Y. Kubodera, Y. Shimizu, T. Aoki, and T. Sameshima, “Physical Limitation of pn Junction in Two Dimensional Si Layers for Future CMOS”, Extended Abst. of SSDM, Fukuoka, p.696 (2013).

[21]  T. Mizuno, Y. Nagata, Y. Suzuki, Y. Nakahara, T. Tanaka, T. Aoki and T. Sameshima, “Anisotropic Phonon-Confinement-Effects/Band-Structure-Modulation of Two-Dimensional Si Layers Fabricated on Silicon-on-Quartz Substrates”, Extended Abst. of SSDM, Fukuoka, p.96 (2013).

[22]                T. Sameshima, T. Nakamura, S. Yoshidomi, M. Hasumi, T. Ishii, Y. Inouchi, M. Naito, and T. Mizuno, “Activation of Silicon Implanted with Dopant Atoms by Microwave Heating”, Extended Abst. of SSDM, Fukuoka, p.484 (2013).

[23]                T. Mizuno, Y. Nakahara, Y. Nagamine, Y. Suzuki, Y. Nagata, T. Aoki, and T. Sameshima, “n+/p+-Single Doping Effects on Impurity Band Structure Modulation in Two Dimensional Si Layers”, Extended Abst. of SSDM, Tsukuba, p.854 (2014).

[24]                T. Mizuno, Y. Suzuki, M. Yamanaka, Y. Nagamine, Y. Nakahara, Y. Nagata, T. Aoki, and T. Maeda, “Impact of Surface Oxide Layer on Band Structure Modulation in Si Quantum Well Structures”, Extended Abst. of SSDM, Tsukuba, p.46 (2014).

[25]                T. Mizuno, Y. Nagamine, U. Omata, Y. Suzuki, W. Urayama, T. Aoki, and T. Sameshima, “Two Dimensional Si-Based Semiconductor Si1-YCY: C Atom Induced Band Structure Modulation at Visible Region”, Extended Abst. of SSDM, Sapporo, p. 1138 (2015).

[26]                T. Mizuno, Y. Suzuki, R. Kikuchi, A. Suzuki, M. Yamanaka, Y. Nagamine, T. Aoki, and T. Maeda, “Experimental Study on Interface Region of Two-Dimensional Si Layers”, Extended Abst. of SSDM, Sapporo, p. 1020 (2015).

[27]                T. Mizuno, Y. Nagamine, U. Omata, M. Yokoyama, T. Aoki, and T. Sameshima, “Novel Band Structure Modulations in Two/Three-Dimensional Silicon Carbon Alloys”, Extended Abst. of SSDM, Tsukuba, p. 633 (2016).

[28]                T. Mizuno, Y. Omata, S. Nakada, T. Aoki, and T. Sasaki, "Hot-C+-Ion Implantation Optimization for Forming Nano-SiC Region at Surface (100)SOI Substrate", Extended Abst. of SSDM, Sendai, p.537 (2017).

[29]                T. Mizuno, S. Nakada, M. Yamamoto, S. Irie, Y. Omata, T. Aoki, and T. Sameshima, " SiC Nano-Dots in Bulk-Si Substrate Fabricated by Hot-C+-Ion Implantation Technique", Extended Abst. of SSDM, Sendai, p.597 (2017).

 

2. IEEE International Electron Devices Meeting (IEDM)

[30]  T.Mizuno, Y.Matsumoto, S.Sawada, S.Shinozaki, and O.Ozawa,“A New Degradation Mechanism of Current Drivability and Reliability of Asymmetrical LDD MOSFET's”, IEDM Tech. Dig., Washington, p.250 (1985).

[31]  T.Mizuno, J.Kumagai, Y.Matsumoto, S.Sawada, and S.Shinozaki,“New Degradation Phenomena by Source and Drain Hot-Carriers in Half-Micron　P-MOSFET”, IEDM Tech. Dig., San Francisco, p.726 (1986).

[32]  T.Mizuno, S.Sawada, Y.Saitoh, and S.Shinozaki,“Si3N4/SiO2 Spacer Induced High Reliability in LDDMOSFET and Its Simple Degradation Model”, IEDM Tech. Dig., San Francisco, p.234 (1988).

[33]  T.Mizuno, T.Kobori, Y.Saitoh, S,Sawada, and T.Tanaka,“High Dielectric LDD Spacer Technology for High Performance MOSFET Using Gate-Fringing Field Effects”, IEDM Tech. Dig., Washington,p.613 (1989).

[34]  T.Mizuno, A.Toriumi, M.Iwase, M.Takahashi, H.Niiyama, M.Fukumoto, and M.Yoshimi, "Hot-Carrier Effects in 0.1 mm Gate Length CMOS Devices", IEDM Tech. Dig., San Francisco, p.695 (1992).

[35]  T.Mizuno and R.Ohba, “Experimental Study of Carrier Velocity Overshoot in Sub -0.1 mm Devices - Physical Limitation of MOS Structures”, IEDM Tech. Dig., San Francisco, p. 109 (1996).

[36]  M.Terauchi, A.Nishiyama, T.Mizuno, M.Yoshimi, and S.Watanabe, “The Impact of Floating-Body Effect Suppression on SOI Integrated Circuits”, IEDM Tech. Dig., San Francisco, p. 855 (1996).

[37]  T. Mizuno, S. Takagi, N. Sugiyama, J. Koga, T. Tezuka, K. Usuda, T. Hatakeyama, A. Kurobe, and A. Toriumi, “High Performance Strained-Si p-MOSFETs on SiGe-on-Insulator Substrates Fabricated by SIMOX Technology”, IEDM Tech. Dig., Washington, p. 934 (1999).

[38]  T. Tezuka, N. Sugiyama, T. Mizuno, and S. Takagi, “Novel Fully-Depleted SiGe-on-Insulator pMOSFETs with High-Mobility SiGe Surface Channels”, IEDM Tech. Dig., Washington, p.946 (2001).

[39]  T. Mizuno, N. Sugiyama, T. Tezuka, T. Numata, T.Maeda, and S. Takagi, “Design for Scaled Thin Film Strained-SOI CMOS Devices with Higher Carrier Mobility”, IEDM Tech. Dig., San Francisco, p.31 (2002).

[40]  T. Mizuno, N. Sugiyama, T. Tezuka, Y. Moriyama, S. Nakaharai and S.Takagi, “Physical Mechanism for High Hole Mobility of (110)-Surface Strained- and Unstrained-MOSFETs”, IEDM Tech. Dig., Washington, p.809 (2003).
[41]  S. Takagi, T. Mizuno, T. Tezuka, N. Sugiyama, T. Numata, K. Usuda, S. Nakaharai, Y. Moriyama, J. Koga, A. Tanabe, N. Hirashita and T. Maeda, “Channel Structure Design, Fabrication and Carrier Transport Properties of Strained-Si/SiGe-On-Insulator (Strained-SOI) MOSFETs (Invited)”, IEDM Tech. Dig., Washington, p.57 (2003).

[42]  T. Mizuno, T. Irisawa, N. Hirashita, Y. Moriyama, T. Numata, T. Tezuka, N. Sugiyama, and S. Takagi, “Novel Anisotropic Strain Engineering on (110)-Surface SOI CMOS Devices using Combination of Local/Global Strain Techniques”, IEDM Tech. Dig., San Francisco, p.453 (2006).

3．Symposium on VLSI Technology

[43]  T.Mizuno, T.Higuchi, Y.Matsumoto, Y.Saitoh, S.Sawada, and S.Shinozaki,“High Speed and Highly Reliable Trench MOSFET with Dual-Gate”, Symp. VLSI Tech. Dig., San Diego, p.23 (1988).

[44]  S.Yoshikawa, S.Sawada, T.Mizuno, J.Kumagai, T.Hamamoto, H.Aochi, K.Toita, S.Kaki, Y.Saito, and S.Shinozaki,“Process Technologies for a High Speed 16M DRAM with Trench Type Cell”, Symp. VLSI Tech. Dig., p.67 (1989).

[45]  T.Mizuno, Y.Asao, and J.Koga, “High Performance Shallow Junction Well Transistor (SJET)”, Symp. VLSI Tech. Dig., Ooiso, p.109 (1991).

[46]  T.Mizuno, J.Okamura, and A.Toriumi, "Experimental Study of Threshold Voltage Fluctuations using an 8k MOSFET's Array", Symp. VSLI Tech. Dig., Kyoto, p.41 (1993).

[47]  T.Mizuno, M.Iwase, H.Niiyama, T.Shibata, K.Fujisaki, T.Nakasugi, A.Toriumi,and Y.Ushiku, "Performance Fluctuations of 0.10 mm MOSFETs - Limitation of 0.1 mm ULSIs -", Symp. VLSI Tech. Dig., Honolulu, p.13 (1994).

[48]  T. Mizuno, N.Sugiyama, H.Satake, and S.Takagi, “Advanced SOI-MOSETs with Strained-Si Channel for High Speed CMOS – Electron/Hole Mobility Enhancement –“, Symp. VLSI Tech. Dig., Honolulu, p.210 (2000).

[49]  T. Mizuno, N.Sugiyama, T. Tezuka, T. Numata, and S.Takagi, “High Performance CMOS Operation of Strained-SOI MOSFETs using Thin Film SiGe-on-Insulator“, Symp. VLSI Tech. Dig., Honolulu, p.106 (2002).

[50]  T. Tezuka, N. Sugiyama, T. Mizuno and S. Takagi, “High-performance Strained Si-on-Insulator MOSFETs by Novel Fabrication Processes Utilizing Ge-Condensation Technique”, Symp. VLSI Tech. Dig., Honolulu, p.96 (2002).

[51]  T. Mizuno, N.Sugiyama, T. Tezuka, Y. Moriyama, S. Nakaharai, and S.Takagi, “(110)-Surface Strained-SOI CMOS Devices with Higher Carrier Mobility”, Symp. VLSI Tech. Dig., Kyoto, p.97 (2003).

[52]  T. Maeda, T. Mizuno, N.Sugiyama, T. Tezuka, T. Numata, J. Koga, and S.Takagi, “Ultra-Thin Strained-SOI CMOS for High Temperature Operation”, Symp. VLSI Tech. Dig., Kyoto, p.99 (2003).

[53]  T. Mizuno, N.Sugiyama, T. Tezuka, Y. Moriyama, S. Nakaharai, and S.Takagi, “High Velocity Electron Injection MOSFETs for Ballistic Transistors using SiGe/Strained-Si Heterojunction Source Structures”, Symp. VLSI Tech. Dig., Honolulu, p.202 (2004).

[54]  T. Tezuka, S. Nakaharai, Y. Moriyama, N. Hirashita, E. Toyoda, N. Sugiyama, T. Mizuno, and S. Takagi, “A New Strained-SOI/GOI Dual CMOS Technology Based on Local Condensation Technique”, Symp. VLSI Tech. Dig., Kyoto, p.80 (2005).

[55]  T. Mizuno, Y. Moriyama, T. Tezuka, N.Sugiyama, and S.Takagi, “Experimental Study of Single Source-Heterojunction MOS Transistors (SHOTs) under Quasi-Ballistic Transport”, Symp. VLSI Tech. Dig., Honolulu, p.22 (2008).

 

4. IEEE Silicon Nanoelectronics Workshop (SNW)

[56]                    T. Mizuno, S. Nakada, M. Yamamoto, S. Irie, T. Aoki, T. Sameshima, “SiC Nano-Dot Controlled by Hot-C+-Ion Implantation Conditions in Bulk-Si Substrate for Photonic Devices”, SNW, Honolulu, p. (2018).

 

4. International Solid-State Circuit Conference (ISSCC)

[57]  S.Fujii, M.Ogihara, M.Shimizu, M.Yoshida, K.Numata, T.Hara, S.Watanabe, S.Sawada, T.Mizuno, J.Kumagai, S.Yoshikawa, S.Kaki, Y.Saito, H.Aochi, T.Hamamoto, and K.Toita,“A 45ns 16Mb DRAM with Triple-Well Structure”, ISSCC Digest of Technical Papers, p.248 (1989).

[58]  S. Takagi, T. Mizuno, T. Tezuka, N. Sugiyama, T. Numata, K. Usuda, Y. Moriyama, S. Nakaharai, J. Koga, A. Tanabe, and T. Maeda, “Strained SOI Technology for High-Performance, Low Power CMOS Application (Invited) ”, ISSCC Digest of Technical Papers, (2003).

 

5. International Symposium on VLSI Technology, Systems and Applications (VLSI-TSA)

[59]  T. Mizuno, N. Sugiyama, T. Tezuka, Y. Moriyama, S. Nakaharai, T. Maeda, and S. Takagi, “ Strained-SOI Technology for High-Speed CMOS Operation (Invited) “, Proc. VLSI-TSA, Hsinchu, p.137, (2006).

 

5. SPIE Photonics West

[60]  T.Mizuno, “Electron/hole Velocity Overshoot in Sub-100 nm Si-MOSFETs and Its Application for Low Voltage Operation (Invited)”, Proc. SPIE - Ultrafast Phenomena in Semiconductors II (San Jose), vol.3277, p.150 (1998).

 

6. IEEE International SOI Conference

[61]  N. Sugiyama, T. Mizuno, Y. Moriyama, S. Nakaharai, T. Tezuka and S. Takagi, “Formation of Strained Si / SiGe on Insulator Structure with a (110) Surface”, Proc. 2003 IEEE International SOI Conference, p.130 (2003).

[62]  T. Numata, T. Mizuno, T. Tezuka, J. Koga and S. Takagi, “Control of Threshold Voltage and Short Channel Effects in Ultrathin Strained-SOI CMOS”, Proc. 2003 IEEE International SOI Conference, p.119 (2003).

 

6. Topical Workshop on Heterostructure Microelectronics (TWHM)

[63]  T. Mizuno, N. Sugiyama, A. Kurobe, and S.Takagi, “Advanced SOI-MOSFETs with Strained-Si/SiGe Heterostructures (Invited)”, Proc. TWHM, Kyoto, p.88 (2000).

 

7. IEEE International Workshop on Statistical Metrology

[64]  T.Mizuno, “ Novel Statistical Fluctuation of Dopant Concentration and Its Influence on Scaled MOS Device Performance”, Proc. IEEE International Workshop on Statistical Metrology (Kyoto), p. 16 (1997).

 

8. International Joint Conference on Silicon Epitaxy and Heterostructures

[65]  N.Sugiyama, T.Mizuno, S.Takagi, M.Koike and A.Kurobe, “Fabrication of strained silicon layer on thin relaxed SiGe/SiO2 layer using SIMOX technology”, Abst. Int. Joint Conf. on Silicon Epitaxy and Heterostructures, E-3 (1999).

[66]  N.Sugiyama, Y.Moriyama, T.Tezuka, T.Mizuno, S.Nakaharai, K.Usuda, and S.Takagi, “Evaluation of Dislocation Density in SiGe on Insulator Substrates by HF Defect”, Abst. Int. Joint Conf. on Silicon Epitaxy and Heterostructures, V-6 (2002).

 

9．Electrochemical Society Meeting

[67]  T.Mizuno, S.Sawada, H.Nihira, S.Shinozaki, and O.Ozawa,“Reduction of Thermal Oxidation Rate in Fine Silicon Pattern”, ECS Extented Abst., vol 83-2, p.480 (1983).

[68]  S.-I. Takagi, T. Mizuno, T. Tezuka, N. Sugiyama, T. Numata, K. Usuda, Y. Moriyama, S. Nakaharai, J. Koga, A. Tanabe, “Strained-Si/SiGe-on-Insulator CMOS Technology”, 203rd ECS Meeting, (2003) (in press).

[69]  T. Tezuka, N. Sugiyama, T. Mizuno, S. Nakaharai, and S. Takagi, “Fabrication of SiGe-on-Insulator Substrates for High-performance Strained SOI-MOSFETs by Ge-Condensation Technique”, 203rd ECS Meeting, (2003) (in press).

 

10. IEICE International Workshop on Process and Devices of Scaled LSI's

[70]  T.Mizuno, "Physical Limitation of ULSIs due to Performace Fluctuations of MOSFETs　(Invited)", IEICE Technical Report, Tokyo, vol.94, no.186, 13 (1994).

 

11. International WorkShop on New Group IV (Si-Ge-C) Semiconductors Control of Properties and Applications to Ultrahigh Speed and Opto-Electronic Devices

[71]  N. Sugiyama, T. Tezuka, T. Mizuno, M. Suzuki, Y. Ishikawa, N. Shibata and S. Takagi, “Temperature Effects on Oxidization Process of SiGe-on-Insulator Structures to Form Thin and High-Ge-content SiGe Virtual Substrates”, 1st International WorkShop on New Group IV (Si-Ge-C) Semiconductors Control of Properties and Applications to Ultrahigh Speed and Opto-Electronic Devices, Sendai (2001.1.21.)

[72]  S. Takagi, T. Mizuno, N. Sugiyama, T. Tezuka, T. Hatakeyama and A. Kurobe, "Application of Strained-Si Films and Strained-Si-on-Insulator Structures to Advanced CMOS", 1st International WorkShop on New Group IV (Si-Ge-C) Semiconductors Control of Properties and Applications to Ultrahigh Speed and Opto-Electronic Devices, Sendai (2001.1.21.)

 

12. International Conference on Silicon Epitaxy and Heterostructures Symposium D of the E-MRS

[73]  S. Takagi, T. Mizuno, N. Sugiyama, T. Tezuka and A. Kurobe, "Device Structure and Electrical Characteristics of Strained-Si-on-Insulator (Strained-SOI) MOSFETs (Invited)", 2nd International Conference on Silicon Epitaxy and Heterostructures Symposium D of the E-MRS 2001 Spring Meeting, Strasbourg, France, June 4-8, 2001

 

13. Material Research Society (MRS)

[74]  S. Takagi, T. Tezuka, T. Mizuno, N. Sugiyama, and A. Kurobe, "Strained-Si-on-Insulator (Strained-SOI) MOSFETs – Concept, Structure, and Device Characteristics (Invited)", Fall Meeting of MRS, Boston, Mat. Res. Soc. Symp. Proc., vol. 686, 9 (2002).

[75]  T. Tezuka, T. Mizuno, N. Sugiyama, S. Nakaharai, Y. Moriyama, K. Usuda, T. Numata, N. Hirashita, T. Maeda, S. Takagi, K. Miyamura, and E. Toyoda, “SiGe-on-Insulator and Ge-on-Insulator Substrates Fabricated by Ge-Condensation Technique for High-Mobility Cahnnel CMOS Devices (Invited)”, (2004).

 

14. European Material Research Society (MRS)

[76]  K. Usuda, A. Kerlain, T. Mizuno, N. Sugiyama, T. Tezuka and S. Takagi, ”Strain relaxation of strained-Si layer on SGOI after FEP process”, 2002 European Material Research Society (in press).

 

15. International Semiconductor Technology Conference (ISTC)

[77]  T. Mizuno, N.Sugiyama, T. Tezuka, T. Numata, and S.Takagi, “Advanced CMOS Technology using Strained-SOI Structures (Invited)”, Meeting Abstract of 2002 ISTC, Abst. No. 45, Tokyo (2002).

 

16. International SiGe Technology and Device Meeting (ISTDM)

[78]  K. Usuda, T. Mizuno, T. Tezuka, N. Sugiyama, Y. Moriyama, S. Nakaharai, and S. Takagi, “ Evaluation of Relaxation of Strained-Si Layers on SiGe-on-Insulator (SGOI) Substrate after Mesa Isolation”, Abst. ISTDM2002, p. 139 (2002).

[79]  N. Sugiyama, Y. Moriyama, S. Nakaharai, T. Tezuka, T. Mizuno, and S. Takagi,” Kinetices of Epitaxial Growth of Si and SiGe Films on (110) Si Substrates”, Abst. ISTDM2002, p. 239 (2002).

[80]  S. Takagi, T. Mizuno, T. Tezuka, N. Sugiyama, T. Numata, K. Usuda, Y. Moriyama, S. Nakaharai, J. Koga, A. Tanabe, and T. Maeda, “ Fabrication and Device Characteristics of Strained-Si-on-Insulator (Strained-SOI) CMOS (Invited) “, Abst. ISTDM2002, p. 269 (2002).

[81]  T. Mizuno, N. Sugiyama, T. Tezuka, Y. Moriyama, S. Nakaharai, T. Maeda, and S. Takagi, “ (110)-Surface Strained-SOI CMOS Technology (Invited) “, Abst. ISTDM2004, p. 89 (2004).

[82]  N. Sugiyama, N. Nirashita, T. Mizuno,T. Tezuka, Y. Moriyama, and S. Takagi, “Analysis of Growth Rate during Si Epitaxy by Hydrogen Coverage Model”, Abst. ISTDM2004, p. 202 (2004).

[83]  T. Tezuka, S. Nakaharai, Y. Moriyama, N. Hirashita, E. Toyoda, T. Numata, T. Irisawa, K. Usuda, N. Sugiyama, T. Mizuno, and S. Takagi, “Strained-SOI/SGOI Dual Channel CMOS Technology Based on Ge Condensation Technique (Invited)”, Abst. ISTDM2006, (2006).

 

17. International Symposium on Atomically Controlled Surfaces and Interfaces

[84]  S. Takagi, T. Mizuno, T. Tezuka, N. Sugiyama, T. Numata, K. Usuda, Y. Moriyama, S. Nakaharai, J. Koga, A. Tanabe, N. Hirashita, and T. Maeda, “Device Structure and Carrier Transport Properties of Strained-Si/SiGe-on-Insulator (Strained-SOI) CMOS (Invited)”, (2003).

 

18. Forum on the Science and Technology of Silicon Materials

[85]  S. Takagi, N. Sugiyama, T. Tezuka, T. Mizuno, T. Numata, Y. Moriyama, K. Usuda, S. Nakaharai, J. Koga, A. Tanabe, N. Hirashita, and T. Maeda, “Device Physics and Technology of Strained-Si MOSFETs (Invited)”, (2003).

 

19. International Conference on Microelectronic Test Structures

[86]  S. Takagi, T. Maeda, T. Numata, T. Mizuno, K. Usuda, A. Tanabe, T. Tezuka, S. Nakaharai, J. Koga, T. Irisawa, Y. Moriyama, N. Hirashita, and N. Sugiyama, “Device Characterizations and Physical Models of Strained-Si Channel CMOS (Invited)”, (2004).

 

20. International Workshop on ACTIVE-MATRIX LIQUID-CRYSTAL DISPLAYS

[87]  S. Takagi, T. Tezuka, T. Mizuno, N. Sugiyama, K. Usuda, S. Nakaharai, Y. Moriyama, N. Hirashita, T. Numata, A. Tanabe, T. Irisawa, J. Koga, and T. Maeda, “Advanced SOI CMOS Technology using Strained-Si/SiGe Channels (Invited)”, (2004).

 

21. NSC-JST Nano Device Workshop

[88]  T.Mizuno, T. Tezuka, N.Sugiyama, and S.Takagi, “Experimental Study for Ballistic MOSFETs using Source Heterojunction Band Offset Structures (Invited)”, Proc. NSC-JST Nano Device Workshop, Taipei, p.50 (2008).

 

22. International Symposium on Technology Evolution for Silicon Nano-Electronics (ISTESNE)

[89]  T. Mizuno, M. Hasegawa, and T. Sameshima, “Source Heterojunction with Relaxed/Strained-Layers for Quasi-Ballistic CMOS Transistors”, Extend. Abst. ISTESNE, Tokyo, p.66 (2010).

 

23. International Conference on Solid-State and Integrated Circuit Technology (ICSICT)

[90]  T. Mizuno and A. Toriumi, “Performance Variations of Ballistic and Quasi-Ballistic MOSFETs - Analytical Variation Model for Virtual Source Potential and kT-Layer Length - (Invited)”, Extend. Abst. ICSICT, Shanghai, pp.847-850 (2010).

 

24. International Congress on Laser Advanced Materials Processing (LAMP)

[91]                    H. Abe, C. Akiyama, M. Hasumi, T. Sameshima, T. Mizuno, and N. Sano, “Passivation of Silicon Surface by Laser Rapid Heating”, Proceedings of LAMP2013, pp.1-4 (2013).